- PDP的顯示原理、PDP為何較耗電？
- PDP電源管理方案
- 放電需要高位能，須使用較能耐高壓的功率型MOSFET開關
- 須準備較多種運作電壓準位
- 需要更講究散熱方面的設計
PDP的顯示原理、PDP為何較耗電？
在此以逐步的方式來說明PDP的顯示原理，相信各位都看過打雷吧？雷電直接從云層落到地面，所經過的路徑是空氣，要讓原本不適合導電的空氣成為電流流經的導體路徑，自然要有很高的電壓作為引力，此即是所謂的電弧放電。
在日常生活中有許多應用即是電弧放電的應用，例如防身用的電擊棒，以及照明用的日光燈管（也稱螢光燈），燈管的左右端各是一個電極，管內注入水銀蒸汽（或稱汞蒸氣、水銀氣體），并在燈管內壁涂佈螢光物質，之后將燈管密封（以防蒸汽外洩），一旦電極兩端通上電壓，就會迫使管內的水銀蒸汽成為兩端的導電體、導電路徑（電漿狀態），形成小型化的電弧放電，放電的結果會產生紫外光（UV），紫外光照射至管壁內的螢光物質，便會向管外呈現出可見的照明光。
事實上霓虹燈的作法也與此相同，只是向外發散的可見光不是白光，而是各種不同的顏色，每個光管發出一種顏色，不同顏色使用不同的螢光物質。
圖一 Fairchild（快捷半導體）在PDP電路系統中所能提供的組件方案圖（深色部位）。
瞭解日光燈的道理后就能輕易地理解PDP的顯示原理，PDP其實就是將日光燈管的尺寸縮小，從長條圓管縮成極微小的立方晶格（Cell，或稱放電室），但運作方式維持不變，然后在三個緊鄰的晶格內涂佈不同的顏色的螢光質，分別可展現紅綠藍的三原色，如此就形成一個可全彩呈現的基本顯示像素（Pixel），之后再將像素進行長寬排列的擴增，組構成1280×720、1920×1080等矩陣組態，如此就成為一套PDP的顯示系統。
另外，在PDP中迫使放電的不一定非要用水銀蒸汽，也可以使用由氖（Ne）氙（Xe）相混或氦（He）氙（Xe）相混的惰性氣體。
更簡單說，PDP即是由成千上萬的微小霓虹燈所組成，然其顯示原理仍舊是倚賴電弧放電，放電必須要有較高的電極電壓（如同打雷），這也是PDP較耗電的一大主因。
不過，上述僅是容易理解的譬喻，但更正確、具體的技術細節還包括DC（直流）型放電或AC（交流）型放電，不同的方式使用的電極配置方式也不同，然而由于DC型的電路系統設計過于復雜，今日的銷售量產型PDP幾乎都採行AC型，使用X、Y、Z三組電極來操控放電，X、Y電極負責掃描驅動，Y、Z電極則負責定址驅動，其中Y電極同時肩負兩種工作。
圖二 PDP顯示原理圖（剖面結構的觀看角度）
PDP電源管理方案
關于PDP的電源管理，可自兩層面來談：
(1)省電性：面對LCD的挑戰，PDP必須讓運作用電更精?。?br />
(2)低廉性：以每吋成本而言PDP仍屬偏貴，如何讓整體系統進一步降價也是現有PDP研發的一大課題，其中精省系統電路成本也相當令人重視。
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圖三 PDP系統電路的主要功能區塊圖。
先就省電性來說，PDP的耗電與放電電壓息息相關，然而為了達到能放電的能態也必然要使用較高的電壓，即約160V～180V以上的電位，而且必須週期性地讓電位交替（AC型PDP），即此時X電極為160V，Y電極為0V，彼時變成X電極為0V，Y電極為160V。
為了降低PDP的用電，Fujitsu-Hitachi（富士通日立，富士通也是PDP的發創業者）提出了TERES（TechnologyofReciprocalSustainer）技術，將X、Y電極的電位交替由「0V：160V、160V：0V」改成「+80V：-80V、-80V：+80V」的方式，同時為彌補驅動電壓的改變而將交替頻率提升一倍。
如此，將電壓準位降至過往的一半可使耗電降至過往的1/4，但頻率增加一倍則又使耗電增加一倍，如此仍可讓整體用電降至過去的1/2。
其次是低廉性，PDP的電路系統成本高于LCD，如今LCD也開始往高吋數領域發展，迫使PDP須比過去更積極降低電路復雜度及成本。而為何PDP的電路系統較貴？原因有以下幾點：
(1)放電需要高位能，也因此須使用較能耐高壓的功率型MOSFET開關，導致開關元件較貴；
(2)須準備較多種運作電壓準位，使電路復雜度提升，進而增加成本；
(3)MOSFET開關在高壓下的導通內阻也會增加，為了讓驅動效率提升，以及讓放電更加安定，因此一個效用開關多半用數個MOSFET進行并聯來實現，如此就增加MOSFET的用量，使成本增加；
(4)高壓、高流所連帶而來的就是高熱，因此需要更講究散熱方面的設計，使成本增加；
(5)高壓一旦有閃失，其所造成的電路系統傷害也會較大，所以有時也使用光耦合器來作為隔離性開關，使傷害不至于有更大擴散，此安全設計也要增加成本。
圖四 富士通日立提出所謂的TERES技術，可讓PDP的用電減少一半，電路成本也減半，圖為TERES技術示意圖。
關于上述種種，其實在TERES技術中也多半獲得解決，由于電壓從160V降至80V，所以MOSFET的耐壓要求可以降低，如此可選用較低廉的MOSFET，電壓降低后開關的內阻減少，也就不再需要用并聯開關的設計來提升驅動效率、增加放電安定性，減少功率型MOSFET的數目也可降低成本，同時由于TERES已使整體用電減半，使得散熱設計的心力、成本也得以放寬。
至于第二項，電壓準位類型過多、電路過于復雜，多是指PDP的Y極電路，Y極以分時多工方式飾演兩角，此時Y極要與X極一同執行放電驅動，彼時Y極又要與Z極一同執行掃描驅動（顯示畫面的資料刷新、更新），在放電時Y極需要使用-170V、-70V兩種電壓，在掃描時Y極則需要0V（接地）、+160V的電壓，等于需要四種電壓準位。
Y極使用的電壓類型過多，運作電路上也過度復雜，使PDP電路成本居高，然TERES技術也對此進行改善，將運用的電壓減至三種：+80V、0V、-80V，掃描時使用0V、-80V，放電時使用0V、+80V，再加上掃描順序的改變，如此可有效簡化整體電路，使Y極電路所需的功能模組從五個減至三個，進而降低成本。
圖五 Potentia半導體的電源管理晶片：PS-2406
結論與建議
最后，必須瞭解：PDP的整體系統電路，包括顯示驅動、顯示控制、用電管理、保護電路等，現階段都是與PDP原制造廠高度相依的，即便有PDP驅動、控制的應用晶片，也多是由原廠自行研制，并搭配原廠自有的設計而用，除原廠外的PDP電路設計多要高度倚賴自行的客制化設計心力，不易找到可倚賴的應用晶片。
不過，PDP整體電路中仍有些部份可直接沿用較具彈性的可組態、可程式化晶片，在電源部份可使用具彈性調設組態的電源管理晶片，以此來因應PDP所需的多種電壓準位，如PotentiaSemiconductor的PS-2406晶片（具電源供應、調整、管理、保護等多重效用）即可用于PDP的電源電路設計中。又如Xilinx的CPLD、FPGA亦可運用在PDP的邏輯電路設計中。
除這些外，PDP系統中的驅動電路、掃描電路、放電電路等，都還是要倚賴大比重的客制設計，且需要依據面板規格、特性表現來設計。
